关键字 |
Pll, vco, pfd, adpll |
介绍 |
集成电路技术的现代先进技术使制造工艺非常适合数字化设计。小面积、低电压设计是市场需求的要求。数字锁相环的另一个优点是易于随着工艺的变化而重新设计。由于模拟模块存在于许多数字和混合信号集成电路中,它们的重新设计是新产品发布的重要因素。然而,模拟块的性能要求需要在新工艺中进行完全重新设计,从而增加了设计周期时间。减少模拟电路的数量可以改善这些混合信号ic的重新设计。锁相环主要用于使本地产生的信号的频率和相位与传入信号的频率和相位同步。锁相环有三个组成部分。相位频率检波器(PFD),环路滤波器和压控振荡器(VCO)。VCO是任何锁相环的核心。 The mechanism by which this VCO operates decides the type of the PLL circuit being used. There are basically four types of constructing PLLs namely Linear PLL (LPLL), Digital PLL (DPLL) and All Digital PLL (ADPLL). |
模拟锁相环(apll)仍然被广泛使用,但数字锁相环(dpll)正因其数字系统相对于模拟系统的显著优势而受到越来越多的关注。这些优点包括在性能、速度、可靠性以及体积和成本上的优势。dpll缓解了与apll相关的许多问题。以下是一个简单的比较: |
1.apll受到压控振荡器(决定中心频率)对温度和电源变化的敏感性的影响,因此需要初始校准和定期调整。dpll就不会遇到这样的问题。 |
2.在apll中使用的最常见的错误检测器利用模拟乘法器(平衡调制器),它对直流漂移敏感,这是dpll中不存在的问题。 |
3.dpll可以在非常低的频率下工作,这给apll带来了问题。这些问题与模拟低通滤波器在提取低频分量时的操作有关,需要更大的时间才能获得更好的频率分辨率,这会降低锁定速度。 |
4.主动pll的自我习得通常是缓慢和不可靠的;而dpll,如图1.1所示的基本框图,具有更快的锁定速度。这是由于在相位检波器(PD)中模拟低通滤波器和模拟乘法器的基本操作。 |
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文献调查 |
古普塔在他的论文中对锁相环进行了调查。讨论了经典方法和现代方法。他建议,虽然A锁相环的设计已经有了很好的文档,但还需要做更多的工作来确定d锁相环的正式设计,锁相环的主要用途已经在更复杂的通信系统中,然而,随着IC技术的快速发展,锁相环将在消费电子产品中广泛使用的时间并不遥远。[Gupta somvanshi 1975]。 |
银清介绍了锁相环的重要应用之一。锁相环被广泛应用于载波同步和位同步系统中,以改善它们的同步性能。锁相环由于其跟踪、窄带滤波和内存特性而被应用于同步系统中。[Yinqing等。艾尔,1991]。 |
锁相环的另一个重要应用是频率合成器及其模型,由杨在1997年介绍。杨教授开发了一种基于锁相环的频率合成器模型。电压控制振荡器(VCO)利用一环单端电流转向放大器(CSA)提供低噪声,宽工作频率,并在大范围的电源电压范围内工作。可编程的电荷泵电路自动配置环路增益,并在整个频率范围内优化它。在5v和3v电源下,测量的锁相环频率范围分别为0.3-165 MHz和0.3-100 MHz。峰值抖动在100 MHz时为81 ps (13 ps rms)。该芯片采用标准的0.8 m n孔CMOS工艺制造。该芯片采用标准的0.8 m CMOS工艺。[Yang et.al, 1997] |
从连续的调查中可以看出,铸造工艺和电源电压范围随着技术的进步而不断减小。锁相环采用0.35 m CMOS技术,电源电压为1.8 V,设计于2002年。Chen和Sheen提出了一种用于时钟生成的锁相环,由相位/频率检波器、电荷泵、环滤波器、距离可编程电压控制环振荡器和可编程分压器组成。电路由于功耗低,被广泛采用。改进的鉴相器和电荷泵已被广泛用于提高锁相环的性能。通过应用TSMC 0.35 m CMOS技术,所提出的锁相环采用功率开关方案,可以在1.8 V的电源电压下产生103 MHz至1.02 GHz的时钟信号。此外,功耗与并联逆变器环数成正比,测量值为1.32 ~ 4.59 mW。通过使用TSMC 0.35 m CMOS技术,采用电源开关方案设计的锁相环可以在1.8 v的电源电压下产生从103 MHz到1.02 GHz的时钟频率,功耗从1.32到4.59 mW [Chen和Sheen, 2002]。 |
dpll的分类 |
数字锁相环可以根据采样过程的类型分为两大类。1.均匀采样DPLLs非均匀采样dpll。根据检相器的机械化程度,DPLL也可分为以下五种类型,即触发器DPLL、奈奎斯特速率DPLL、超前滞后DPLL (LLDPLL)、二进制量化DPLL和4。上述异或DPLL类型2属于均匀抽样,其他类型属于非均匀抽样。下面将对每种类型进行简要讨论。 |
触发器DPLL |
在这种类型中,相位检波器是由一个清零触发器和计数器来实现的。输入的正弦信号通过运算放大器作为比较器转换为方波。触发器的输出“Q”被设置为比较器正向沿上的逻辑“1”,以及数字控制振荡器(DCO)正向沿上的逻辑“0”。因此,当Q处于电平“1”时的持续时间将与输入信号和DCO之间的相位误差成正比。该误差用于门控频率为2Mfo的计数器时钟,其中fo是DPLL的中心频率,2M是相位误差在2π周期内的量化电平数。计数器归零并开始计数触发器波形的正沿。计数器No的内容与相位误差成正比,应用于由比例路径和累积路径组成的n位一阶数字滤波器。数字滤波器K的输出控制DCO的周期,DCO基本上由一个可编程的K除计数器组成。在这里,经历非均匀采样的是输入信号的相位,而不是振幅。 |
领先-落后DPLL |
这种类型的dpll是由研究人员开发的,并扩展到包含一个带内存的二阶顺序滤波器。LL-DPLL的特征是相位检波器的二进制输出,它表明DCO波形是领先于输入信号还是滞后于输入信号。由于这种量化,它通常被称为“二进制量化DPLL”。输入的正弦信号应由比较器转换为方波。在DCO脉冲发生时,相位检波器的“先导”或“滞后”端子将分别根据输入信号的“高”或“低”状态给出一个脉冲。这些脉冲应用于一种特殊类型的数字滤波器,称为“顺序滤波器”。序贯滤波器对输入“领先”和“滞后”脉冲进行统计处理;它在一段可变的时间内观察它们,并在达到可靠的极限时作出决定。 |
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图2显示了顺序滤波器由一个长度为2N + 1的上下计数器组成。“引线”端脉冲使计数器的含量增加1,而“滞后”脉冲表现相反。当计数器的内容达到2N或零时,相应的“Retard”输出给出一个脉冲,将计数器重置为“N”并触发相位控制器。“延迟”脉冲导致相位控制器从应用于除L计数器的时钟脉冲序列中删除一个脉冲,迫使DCO相位延迟2π/L,其中L是周期2π的量化电平数。而“前进脉冲”则恰恰相反。当“超前”脉冲和“滞后”脉冲概率相等时(表示锁定),计数器周期的持续时间最长。其他类型的顺序过滤器存在,如N-before-M过滤器和变量重置随机游走过滤器。 |
adpll的架构 |
相位检波器(PFD) |
鉴相器根据锁定状态下的相位误差和解锁状态下的频率误差产生误差信号。我们使用了[1]中提出的PFD的同步版本。这种同步PFD可以很容易地在FPGA上实现,因为所有信号都同步到一个时钟。 |
循环过滤 |
回路滤波器将PFD的误差信号作为输入,对这些信号进行处理,生成dco的控制信号。对于不匹配的持续时间,循环滤波器有效地在dco时钟周期的每个周期执行一次以下计算。实现的循环过滤器如图3所示。这种实现是为低硬件要求和高操作频率而设计的。定点算术用于容纳小数值。图中表示为“error reg”的寄存器错误包括在内,以提高最大操作频率。包括这个寄存器需要在图中表示为“clear”和“up date”的生成控制信号中进行更改,以便对于存在相位误差的相同数量的clk dco循环计算公式1。所需的更改是更新和清除信号必须延迟一个clk dco周期,如图4所示。 |
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DCO |
我们已经实现了提议的dco,其中包括两部分。作为一种可变延时的环形振荡器,第二部分由控制单元组成,该控制单元在两个相邻的整数值之间不断切换环形中的延迟元数,以获得有效延迟元的小数。该实现具有高频率分辨率。在两个相邻值之间切换会导致的最大峰值抖动。DCO的完整架构如图5所示 |
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分数分频器(FFD) |
为了提高DCO的频率分辨率和灵活性,采用[2]中提出的可重编程分数分频器实现了DCO的反馈。该累加器的比例因子在两个相邻整数之间周期性切换,平均实现分数比例因子。寄存器的最高位(MSB)是FFD的输出。MSB还控制N或N- m值的选择。当MSB为0时,选择负值N-M。当MSB为1时,选择正值N。在clkdco的M个循环中,平均有N个MSB比特高。寄存器N和N- m使用单独的时钟信号“重编程”进行可编程。这些寄存器的值可以根据需要改变,以便为不同的ref频率获得不同的clkdco频率。完整的架构如图6所示 |
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使用verilog实现 |
ADPLL组件包括相位检波器(pd)、环路滤波器(LFs)和数字控制振荡器(DCOs)。在这些组件的基础上,我们可以设计各种类型的adpll。在ADPLL的设计中,采用了Verilog硬件描述语言。在ISE Xilinx 12.1中进行模拟。ADPLL的所有基本构件,即相位检波器(PD)、环路滤波器(LF)和数字控制振荡器(DCO)都是使用Verilog (HDL)设计的。PD采用EXOR门和JK触发器。EXOR或JK触发器PD的输出被送入K计数器。这个信号用Dn/up表示。K计数器是Kclk信号。Kclk是中心频率的M倍。 Up counter and down counter are two independent counters of K counter. The Dn/up signal controls the K counter. If this signal is low then up counter is active and down counter becomes inactive. In other case when this signal is high then down counter is active and up counter becomes inactive. Outputs of K counter are carry and borrow pulses. Carry and borrow are MSB of the up and down counter respectively. Carry pulse is fed into INC input of ID counter .Whereas borrow pulse is fed into DEC input of ID counter .Output of ID counter is IDout .In general one carry pulse adds half cycle to IDout and one borrow pulse delete half cycle to IDout signal.ID clock is 2N time multiples of center frequency. Output of ID counter (IDout) is fed into divide by N counter, which is the last stage of DCO.ID out is used as clock pulses for divide by N counter. Design is verified and simulated in Xilinx ISE 12.1 tool. A diagram of designed and implemented ADPLL [8] is shown in the Fig.7. Also M=2N, so both clock frequency are taken from the same source. |
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仿真结果 |
使用Xilinx进行相位检波器和DCO仿真,仿真波形如下所示。在设计过程中始终牢记可移植性、灵活性和最优性准则。它可以用于任何适合给定频率规格的设计。使用5 MHz的系统时钟。该设计实现的中心频率为300 kHz。它主要用于低频应用。目前的设计提供的工作频率范围约为290 kHz至320 kHz。所设计的ADPLL顶部模块如图8所示。该设计还可以进一步扩展。但是逻辑准则需要改变,以克服由于计算中涉及的比特数增加而引入的传播延迟。 |
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结论 |
根据对ADPLL的回顾,与模拟电路相比,数字电路具有更通用、高效、灵活和低噪声的优点。本文讨论了基于Verilog HDL的ADPLL设计,并给出了FPGA的具体实现。文中还给出了用于设计的ADPLL模块。该锁相环的中心频率为200 kHz, ADPLL的工作频率范围为189 kHz至215 kHz,这是本设计的锁相范围。当输入发生故障时,它通过使用最后一个已知的正确参数自动恢复输出。 |
参考文献 |
- Aniruddha Chandra,“锁相环”讲座,VLSI系统设计冬季学校,NIT杜尔加普尔ECE系,2009年1月
- 印度信息技术学院电子与通信工程系,阿拉哈巴德,印度
- 印度信息技术学院电子与通信工程系,阿拉哈巴德,印度
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